Розроблено системні моделі та методи аналізу тестопридатності та подальшої модифікації проектів, наведених на системному (з використанням програмних продуктів), регістровому та вентильному рівнях HDL-опису (з застосуванням цифрових пристроїв, зокрема ПЛІС) для суттєвого зменшення часу синтезу та моделювання тестів, зменшення діагностичної інформації, підвищення тестопридатності цифрових схем і програмних продуктів. Розроблено новий структурно-функціональний метод, який є розширено функціональний і може бути використаний на вентильному та регісторовому рівнях для схем, які містять більш, ніж мільйон логічних вентилів або логічних блоків. Запропоновано методи аналізу тестопридатності програмних і апаратних продуктів, моделі яких наведено орієнтованими графами регістрових передач. Модифіковано модель операційного пристрою у вигляді композиції керуючого й операційного автомата, модель процесу вибору контрольних точок для проведення аналізу структур вентильного, регісторового та системного рівнів, модель тестування цифрових систем з використанням комірки регістра сканування та зваженого тесту, генерованого на підставі показників тестопридатності, що дозволяє суттєво зменшити час тестування та генерації тестів і покращити глибину покриття дефектів на ~10 % у порівнянні з псевдовипадковим тестом. За результатами апробації розробленої моделі асерцій установлено зменшення часу ручного проектування у 2 - 3 раза.

  Завантажити