Розроблено математичні моделі розбиття багаторозрядних перетворювачів кодів (ПК) арифметичного типу за методом накопичення еквіваленту, відповідно до якої різні етапи циклу проектування виконуються відповідними підсистемами. Створено методи автоматизованого проектування ПК за методом накопичення еквівалентів, зокрема, метод розрахунку кількості тактів перетворення багатоблокових ПК, метод розрахунку корпусів ІМС щодо реалізації формувачів еквівалентів (ФЕ) кожного блоку, та їх програмне забезпечення. Удосконалено двокритеріальний метод системного проектування багатоблокового ПК, що враховує внутрішні апаратурні витрати на ФЕ та зовнішні витрати на комбінаційні суматори. Розвинуто методи проектування: моделювання, синтез, реалізація програмування мікросхем, що здійснюються у єдиному середовищі. Це уможливлює верифікацію пристрою на всіх етапах проектування, що дозволяє знизити ймовірність виникнення помилок з застосуванням стандартизованої мови опису апаратури VHDL.

  Скачати повний текст