Розглянуто проблему надійності вбудованого мультипроцесора реального масштабу часу. Введено поняття ресурсу взагалі й абстрактного ресурсу надійності зокрема. Показано можливість варіювання співвідношення продуктивності та достовірності відмовостійкого мультипроцесора реального часу у разі дефіциту ресурсів надійності на системному рівні засобами операційної системи, за умов динамічної зміни архітектурного обрису системи зі структурним надлишком.

Розглянуто особливості алгоритму розміщення вершин у процесорах багатопроцесорної обчислювальної системи (БОС), а також особливості формування трас для інформаційних каналів між секціями БОС з довільною архітектурою.

Індекс рубрикатора НБУВ: З970.221-048

Рубрики:

Багатопроцесорні обчислювальні системи

Шифр НБУВ: Ж15477 Пошук видання у каталогах НБУВ 

Исследовано применение высокопроизводительных процессоров с автоматом независимого кэш в структуре вычислительного комплекса управляющей системы жесткого регламента времени. Проанализированы причины увеличения времен асинхронизма выдачи управляющих команд при применении более высокопроизводительных процессоров нового поколения. Сформулирована задача взаимодействия системы с технологической аппаратурой и аппаратурой смежных систем.

Викладено теоретичні основи систем числення та цифрових перетворень у різних теоретико-числових базисах. Розроблено структуру супершвидкодіючих мультибазисних процесорів.

In this paper we propose a fault simulation algorithm that utilizes all cores in multi-core processors. We adapt for multi-core workstation our early proposed distributed fault simulation algorithm. Proposed algorithm uses multi thread execution. The algorithm is based on the well-known "master-slave" approach in which one thread is nominated as a master and controls the calculation on all the other cores of processor. To maximize utilization of the cores a scheme with static fault list partitioning is used. The speed-up coefficient of the simulation time obtained during machine experiments is up to 3,44 times on the quad core system.

Предложен метод решения задачи минимизация общей длины топологических путей прохождения сигналов по матрице процессоров при размещении системы булевых уравнений в Programmable Unlimited Systems, в целях максимального использования параллельного и конвейерного режимов работы мультипроцессора для получения решения за минимально возможное время. Приведены топологическая и математическая модели структуры процессора. Проанализированы достоинства и недостатки метода. Очерчены перспективы дальнейших исследований в данном направлении.

Предложена вероятностная модель взаимодействия многоядерного микропроцессора с памятью на основе использования теории систем массового обслуживания (СМО), позволяющая определить основные числовые характеристики системы.