Проаналізовано алгоритми швидких ортогональних перетворень (ШОП) та досліджено їх взаємозв'язок. Оцінено вимоги до комп'ютерних засобів для виконання алгоритмів ШОП у реальному масштабі часу. Запропоновано формалізовані вирази для оцінки продуктивності процесорів ШОП, з використанням яких проведено дослідження та аналіз основних архітектур програмованих і апаратно-орієнтованих процесорів ШОП. Розроблено алгоритми обчислення ШОП на основі базового та нові архітектури даних процесорів. Досліджено відмінності процесорних ядер ШОП на базі процесорів різних базових перетворень. Проведено проектування та отримано аналітичні вирази для оцінки параметрів багатофункціональних процесорів для виконання ШОП у реальному масштабі часу на основі процесора базового перетворення - Фур'є дійсної послідовності, Хартлі, косинусного, що вирішило питання синтезу процесорів для всього спектра ШОП та дозволило шляхом порівняльного аналізу визначити області доцільного використання запропонованих архітектур процесорів ШОП та сформувати рекомендації щодо вибору оптимальних схемних рішень для конкретного використання. На підставі результатів теоретичних досліджень створено VHDL-модель та проведено синтез надвеликих інтегрованих схем на програмованих логічних пристроях процесорного ядра ШОП на основі процесора швидкого косинусного перетворення, що характеризується технічними параметрами на рівні кращих світових зразків та має у порівнянні з ними суттєві переваги, більш широкі функціональні можливості, забезпечує можливість розширення типів та розмірів перетворень.

Предложено решение задачи обеспечения отказоустойчивости матричных спецпроцессоров реального времени с циклическими режимами функционирования в условиях накопления отказов, изменения интенсивности потока отказов процессорных модулей и изменения требований к уровню отказоустойчивости. Определены понятия деградации и редеградации матричных спецпроцессоров. Разработан алгоритм назначения деградации (редеградации) матричных процессоров и определения необходимого числа ее шагов. Обоснована целесообразность циклического использования физических процессорных сред фиксированной размерности для реализации логических процессорных сред большей размерности с целью решения задач обеспечения отказоустойчивости матричных спецпроцессоров.