Описано структуру макропроцесора, виконаного на базі ПЛІС-технології й орієнтованого на обчислення алгоритму ШПФ і швидкого скручування у форматі стандарту IEEE754. Розглянуто приклад реалізації алгоритму швидкого скручування з використанням макропроцесора запропонованої структури на фрагменті багатопроцесорної обчислювальної системи з структурно-процедурною організацією обчислень.

Описаны методы оптимизации, позволяющие решить проблему рационального распределения ресурса ПЛИС для аппаратной реализации функционально законченных подграфов задач и подсистемы синхронизации и повысить эффективность вычислений при создании сбалансированных конвейерных структур.

Описана структура генератора адресных последовательностей (АП), которая позволяет считывать из ОЗУ непрерывные потоки данных для конвейерных устройств, реализующих БПФ. Предложен метод описания АП посредством аппарата матриц перестановок. Это позволяет не только отследить изменение порядка данных, возникающее в процессе реализации алгоритмов, но и формализовать создание АП, используемых при обменах данными между конвейерным устройством и ОЗУ.