Рассмотрены способы моделирования сбоев оперативной памяти FPGA. Обоснована целесообразность использования методов моделирования с внесением дефектов. Проанализированы достоинства и недостатки методов моделирования сбоев оперативной памяти FPGA с внесением дефектов в различных областях представления цифровых устройств. Предложен метод моделирования сбоев оперативной памяти FPGA, основанный на внесении дефектов на уровне регистровых связей. Приведено описание логики функционирования и алгоритма реализации предложенного метода на языке VHDL.

Рассмотрены вопросы верификации электронных проектов для FPGA при оценивании функциональной безопасности по критериям SIL3. Предложен подход к обеспечению тестового покрытия для цифрового аппарата с памятью, основанный на формальной модели утверждений и направленный на уменьшение количества входных тестовых комбинаций. Разработан способ автоматизированного формирования верификационных отчетов с целью сокращения времени тестирования и увеличения точности результатов.