Проанализированы процессы функционирования суммирующих устройств различных типов с помощью их моделирования на языке Verilog в среде Active - HDL. Получены временные диаграммы, подтверждающие повышение быстродействия суммирующих устройств с параллельным выполнением микроопераций по сравнению с устройствами с последовательным их выполнением.

The processes of functioning of different types of adding devices are analyzed by modelling them in the language Verilog in Active-HDL environment. Temporary diagrams proving the rise of high performance of adding devices with parallel carrying out ofthe microoperations have been obtained.

• Синегуб Микола Іванович (технічні науки)

  Якщо, ви не знайшли інформацію про автора(ів) публікації, маєте бажання виправити або відобразити більш докладну інформацію про науковців України запрошуємо заповнити "Анкету науковця"