Beletskyy V. Validating VHDL behavioral programs optimization methodologies / V. Beletskyy, K. Kraska // Электрон. моделирование. - 2002. - 24, № 1. - С. 42-57. - Библиогр.: 8 назв. - англ.Описано методи побудови оптимізувальних компіляторів для VHDL програм, що базуються на перетворенні вихідних тестів і які спрямовані на зменшення числа подій, що роблять процеси VHDL мови активними. Доведено, що трансформації інструкцій IF і CASE процесів мови VHDL з метою мінімізації ефективних подій є коректними. Коректність методів доведено за допомогою інтервальної часової логіки та похідних динамічних моделей для опису семантики мовних конструкцій VHDL. Ключ. слова: VHDL, event-driven simulation, optimization Індекс рубрикатора НБУВ: З972-02-5-05
Рубрики:
Шифр НБУВ: Ж14163 Пошук видання у каталогах НБУВ
![](/irbis_nbuv/images/info.png) Якщо, ви не знайшли інформацію про автора(ів) публікації, маєте бажання виправити або відобразити більш докладну інформацію про науковців України запрошуємо заповнити "Анкету науковця"
|