Запропоновано структурну реалізацію 32-розрядного модуля ділення з плаваючою точкою, що відповідає стандарту IEEE-754, в елементному базисі ПЛІС типу FPGA фірми Xilinx, який виконано шляхом поведінкового опису алгоритму мовою VHDL. Реалізовано перевірку функціонування модуля ділення методом моделювання в системі ModelSim Xilinx Edition - МХЕ II за допомогою перевірочного стенда, який виконано засобами схематичного редактора Engineering Capture System (ECS) та HDL-редактора, що входять до складу системи Xilinx ISE Foundation.

  Якщо, ви не знайшли інформацію про автора(ів) публікації, маєте бажання виправити або відобразити більш докладну інформацію про науковців України запрошуємо заповнити "Анкету науковця"