Опанасенко В. Н. Реализация ускоренных алгоритмов целочисленного деления на ПЛИС / В. Н. Опанасенко, А. Н. Лисовый, Е. В. Сорока // Пробл. інформатизації та упр.. - 2008. - Вип. 1. - С. 114-117. - Библиогр.: 4 назв. - рус.
Предложены структурные реализации модулей деления в элементном базисе ПЛИС типа FPGA, выполненные путем поведенческого описания алгоритмов на языке VHDL. Реализована проверка функционирования модулей деления методом моделирования в системе ModelSim Xilinx Edition - MXE III с помощью проверочного стенда.
Якщо, ви не знайшли інформацію про автора(ів) публікації, маєте бажання виправити або відобразити більш докладну інформацію про науковців України запрошуємо заповнити "Анкету науковця"