Предложена технология тестирования и верификации цифровых систем для диагностирования и исправления ошибок HDL-моделей, основанная на совместном использовании механизма (системы) ассерций и тестопригодного проектирования. Представлена универсальная модель программного компонента в виде транзакционного графа. Показаны логические функции тестопригодности HDL-моделей, полученные на основании его использования. Приведены примеры анализа тестопригодности методом подсчета управляемости и наблюдаемости транзакционного и управляющего графов.

  Якщо, ви не знайшли інформацію про автора(ів) публікації, маєте бажання виправити або відобразити більш докладну інформацію про науковців України запрошуємо заповнити "Анкету науковця"