Основна ідея - створення векторно-логічного in-memory комп'ютингу (ВЛК), який використовує лише read-write транзакції на адресної пам'яті для моделювання несправностей, як адрес. Традиційна логіка відсутня. ВЛК вільний від команд процесора та АЛП для організації обчислень і тому орієнтований на імплементацію у кристали SoC і FPGA. Пропонується векторно-логічний метод синтезу дедуктивних матриць для транспортування вхідних несправностей, який має квадратичну обчислювальну складність. Мета роботи - розробка векторного дедуктивного методу моделювання несправностей на основі примітивних read-write-транзакцій для аналізу логічних схем. Використовується вхідний тестовий набір та логічний вектор функціональності. Метод, що розробляється, є розвитком алгоритму синтезу дедуктивних векторів на основі таблиці істинності. Дедуктивна матриця призначена для синтезу та верифікації тестів за допомогою паралельного моделювання комбінацій несправностей, як адрес, на основі read-write-транзакцій над бітами дедуктивних векторів, що знаходяться в пам'яті. Запропоновано векторний метод синтезу дедуктивних матриць для транспортування вхідних несправностей векторів на вихід елемента. Розроблено структури даних для паралельного моделювання несправностей цифрових схем на основі примітивної read-write-транзакції в матричній пам'яті, де поєднання несправностей є стовпцями-адресами. Запропоновано секвенсор із п'яти блоків, що складають векторно-логічний комп'ютинг, пов'язаний з дедуктивним моделюванням несправностей на основі read-write транзакцій. Виконано верифікацію моделей та методів на тестових прикладах. Висновки: yаукова новизна полягає у розробці наступних інноваційних рішень: вперше запропоновано векторно-логічний метод синтезу матриці дедуктивних векторів для паралельного моделювання комбінацій вхідних несправностей як адрес; вперше запропоновано автомат векторно-дедуктивного моделювання несправностей, як адрес, на основі read-write транзакцій, орієнтований для імплементації в FPGA LUT, вбудований online симулятор SoC, як ядро для моделювання несправностей цифрових систем RTL-рівня; демонстрація технологічних переваг векторно-логічного синтезу дедуктивних матриць виконана на численних прикладах традиційної та RTL-логіки, що підкреслює технологічність векторів у порівнянні з аналітичними дедуктивними формулами для побудови симуляторів; матриця дедуктивних векторів, як сукупність вектор-стовпців булевих похідних використовується для побудови мінімальних тестів для логічних елементів; рекурсивна формула синтезу матриці перестановки координат у логічному векторі активності дозволяє суттєво спростити отримання дедуктивної матриці для моделювання несправностей як адрес. Практичне значення полягає в тому, що in-memory simulator дозволить отримати швидкодію моделювання несправностей реальних цифрових блоків SoC на рівні сотень наносекунд. Наводяться оцінки складності відповідних алгоритмів.

 Наукова періодика України 

---

Додаткова інформація про автора(ів) публікації:
(cписок формується автоматично, до списку можуть бути включені персоналії з подібними іменами або однофамільці)

• Хаханов Володимир Іванович (технічні науки)
• Литвинова Євгенія Іванівна (технічні науки)
• Хаханова Ірина Віталіївна (технічні науки)
• Хаханова Ганна Володимирівна (технічні науки)
• Шкіль Олександр Сергійович (фізико-математичні науки)
• Шевченко Олександр Юхимович (технічні науки)
• Шевченко Олександр Юрійович (технічні науки)
• Шевченко Ольга Юріївна (технічні науки)

  Якщо, ви не знайшли інформацію про автора(ів) публікації, маєте бажання виправити або відобразити більш докладну інформацію про науковців України запрошуємо заповнити "Анкету науковця"